基础篇-verilog-按位与和逻辑与_ciscomonkey的博客-CSDN博客

//逻辑与 wire c; wire [3:0] a=4’b0101； wire [3:0] b=4’b1110; c=a && b； //c=1 逻辑与&&表示的是交集，2个条件同时成立，结果才为真 wire [3:0] c; wire [3:0] a=4’b0101； wire [3:0] b=4’b0000; c=a & b； //c=4’b0000 按位与 wire [3:0] c; wire [3:0] a=4’b0101； wire [3:0] b=4’b0100; wire c=a & b